DERNIÈRE MINUTE : Le rendement des obligations d'État japonaises à 30 ans atteint un nouveau record de 3,52 %. À quel moment quelque chose se casse ?

Réflexions sur le NVIDIA Rubin et l'AMD MI455X Plongeons dans une comparaison entre le Rubin de Nvidia et le MI455X d'AMD, tous deux dévoilés aujourd'hui. Commençons par le Rubin, qui utilise une configuration HBM4 à 8 piles. Il affiche une bande passante de 22 To/s, tirant parti d'une mémoire avec un Fmax par broche d'environ 10,7 Gbps. D'un autre côté, le MI455X opte pour une configuration HBM4 à 12 piles. Cependant, il offre une bande passante de 19,6 To/s, utilisant une mémoire avec un Fmax par broche d'environ 6,4 Gbps. Considérant que la norme JEDEC actuelle pour le HBM4 est de 8 Gbps, la différence est frappante : le Rubin utilise un HBM4 de premier ordre et hautes spécifications, tandis que le MI455X semble s'appuyer sur un HBM4 qui est en dessous des spécifications standard. Cela met en évidence une divergence distincte dans la stratégie d'entreprise : utiliser des composants de premier ordre contre forcer la capacité. AMD a probablement adopté cette approche parce que sécuriser un volume de HBM4 à vitesse maximale est un défi pour eux. Cependant, cette stratégie comporte deux risques significatifs. Tout d'abord, les implications en termes de coût et de rendement. Monter plus de piles HBM nécessite une plus grande surface d'interposeur, ce qui augmente directement les coûts unitaires. De plus, une empreinte plus grande réduit inévitablement le rendement pour l'assemblage de packaging 2.5D. En d'autres termes, la stratégie d'utiliser plus d'unités de HBM4 de moindre spécification pourrait paradoxalement finir par être plus coûteuse que la stratégie de Nvidia d'utiliser moins d'unités de HBM4 de haute spécification. Deuxièmement, l'impact lors des pénuries de mémoire. Cette approche exacerbe les goulets d'étranglement de la chaîne d'approvisionnement. Une configuration à 12 piles consomme 50 % de plus de chiplets/piles HBM par GPU par rapport à un design à 8 piles. Plus l'approvisionnement mondial en HBM4 est serré, plus le volume d'expédition d'AMD est limité par la disponibilité de la mémoire. Bien sûr, dans les premières étapes où les rendements pour le HBM4 de haute spécification sont faibles, ce n'est pas un problème majeur : de faibles rendements pour les pièces de premier choix entraînent naturellement une abondance d'approvisionnement de pièces de moindre qualité. Mais que se passe-t-il lorsque la courbe d'apprentissage du rendement s'améliore ? À mesure que les rendements pour le HBM4 de haute spécification augmentent, les fournisseurs auront plus d'incitation à allouer des wafers aux puces à marge plus élevée destinées à Nvidia. Cela rend de plus en plus difficile pour AMD de se procurer de grands volumes de HBM4 à faible performance à bas prix. De plus, avec Samsung qui performe bien dans l'espace HBM4, AMD ne pourra pas récupérer d'inventaire à des prix de "liquidation" comme ils l'ont fait pendant le cycle HBM3E. En fin de compte, AMD fait face à une structure de coût intrinsèquement plus désavantageuse au niveau des puces par rapport au Rubin de Nvidia.

Jeff Bezos a littéralement abandonné le principe de victoire le plus sous-estimé