ASICs 路线图和设计合作伙伴（威廉·布莱尔）：

高盛在$ASML斯堪的纳维亚路演上表示 => 听起来一旦新宣布的AI产能转化为台积电订单，然后再转化为ASML订单，主要的收入升级就要来了…… “ASML继续认为，缩小到1.4nm对2027年和2028年EUV层数增长是有利的，一旦行业超越逻辑中的全围绕门（GAA）过渡。此外，ASML预计在内存中，缩小将继续采用4F2设计，我们预计引入时间在2028年左右，或者可能在2030年之后。因此，我们认为这一过渡可能有助于2028年的EUV层数增长（从而缓解我们认为与过渡和光刻强度相关的近期投资者担忧）。我们注意到，行业目前在2026年跟踪的低NA DRAM大约有4-5个EUV层，而公司预计到2030年有潜力达到7-10个EUV层。最后，我们注意到，有几个因素可能会减缓向3D DRAM的过渡，因此对EUV层数增长的任何影响。特别是，行业需要掌握多个具有挑战性的过渡，例如1）水平沉积，2）垂直外延，3）水平和垂直刻蚀；所有这些都非常难以执行，这意味着向3D DRAM的潜在过渡可能需要很多年。 此外，我们认为，如果生态系统参与者最近宣布的AI目标是准确的，那么就需要建立比当前基础设施更多的产能。此外，我们强调，这些AI目标意味着生产能力显著大于ASML的客户所告知他们的（作为多年的前瞻性计划的一部分）。ASML表示，由于尚未收到订单，因此尚未建立或计划这种产能。更广泛地说，ASML要建立这样的产能，客户必须在领先的代工厂下订单，从而触发这些半导体制造商订购设备的需求。也就是说，我们认为，考虑到ASML的EUV设备的交货时间为12-18个月，而建立新工厂所需的时间也类似，如果这些收入实现，它们将惠及2026年之后的时间段（继我们预计明年与AI相关的收入之后）。 我们认为三星第三季度的EUV订单在内存和逻辑方面都是积极的，并且相信AI需求不会仅由一个代工厂满足。此外，公司重申其观点，即三星与特斯拉在美国泰勒工厂的领先逻辑提升合作是一个明确的积极因素，使三星能够加速其工艺学习曲线。

台积电决定给其OSAT合作伙伴一些CoWoS的好处。